FPGA / ARM / DSP Wishbone SoC
< Using GNUARM >
Lab3 : Wishbone3
ARM SoC / FPGA Wishbone Bus 整合實驗4
Wishbone Stepping Motor Controller Slave
▋Introduction
Lab.3在FPGA部分是基於Wishbone2再建立Wishbone SoC Bus System Wishbone3。Wishbone3主要是增加Wishbone介面的Stepping Motor Controller Slave : wbstpm, 因此, Wishbone3共包含ARM/DSP/HSPI/VGA等4個masters, 與wbreg/wbsram x 2/wbstpm等4 個slaves。
wbstpm是一個可以自動驅動步進馬達的Slave, 程式只要設定其轉動方向, 速度, 及目標角度, wbstpm 便會透過外掛馬達模組上的達靈頓陣列2803, 驅動步進馬達以所設定的方向及速度, 自目前的角度, 轉至目標角度
本章的實驗將以ARM的C程式，存取wbstpm以循序轉動步進馬達。
▋Design Summery
Wishbone2與Wishbone1皆包含HSPI，Host Link SPI，使用者可以透過PC端IDS，透過master wbshpi，在Wishbone上發出讀或寫之transcations，可將PC端IDS的buffer內或檔案的資料，download至Wishbone上之wbsram或其他任何位址、暫存器，或將Wishbone上之wbsram或其他任何位址、暫存器內之料，upload至PC端IDS的buffer內或寫入檔案。
wbreg slave主要包含一些Wishbone Master或Slave所需的控制暫存器，及一些雜項暫存器，例如GPIO，下一章節將直接使用此一GPIO，取代wbios之功能。wbreg slave另外還包含一塊RAM及一些對應暫存器，做為處理器或masters間之mail box，以達成處理器或masters間交換訊息資料或同步之用。即是藉由此wbreg slave，使得PC IDS可以download/upload DSP之記憶體，或燒錄DSP模組之Flash記憶體。在後面章節的DSP與Linux之相關實驗，其FPGA所使用的電路結構皆為此一Wishbone2。
▋Design Hierarchy
